工作职责：

1. 负责模块设计，撰写文档

2. 负责制定模块验证计划、仿真及分析验证覆盖率

3. 负责synthesis等design flow方面的工作

4. 负责模块的FPGA原型验证

职位要求：

1. 熟悉计算机体系结构，熟悉ASIC设计流程

2. 熟练掌握Verilog硬件设计语言、RTL设计方法学，熟练使用各种常用的仿真工具

3. 理解逻辑综合、时序分析、形式验证等基本概念

4. 熟练掌握C/C++语言，能使用C语言对硬件建模，协同硬件仿真

简历投递：请以“职位名称+工作地点+学校全称+姓名”为邮件标题，

投递渠道：campus@ovt.com