工作职责：

1. 根据规格书，撰写模块或者子系统的设计方案及文档；

2. 完成模块的RTL编码和IP集成设计，对模块做综合、时序优化；

3. 根据后端反馈改进模块设计和代码；

4. 支持负责模块的验证和硬件调试。

任职要求：

1. 熟悉Verilog、Systemverilog、C语言等；

2. 熟悉VCS、VERDI、DVE等EDA仿真及调试工具；

3. 理工科专业毕业，有较强的解决问题的逻辑思路和方法论；

4. 具备快速学习能力和较强的沟通交流能力，能够熟练阅读英文专业文档；

5. 具备较强的抗压能力；

6. 有相关项目经验或实习经验者优先。

关于盛科

苏州盛科通信股份有限公司是中国网络芯片领导者，交换芯片市场份额国内占比第一。公司成立于2005年1月，总部位于苏州工业园区，在南京也有分支机构。公司有员工400余人，从事以太网核心芯片以及基于该芯片交换机的设计和研发。 

“用芯链接世界，创芯引领未来”，历经十余年的积累，盛科系列交换芯片在企业网、数据中心、5G承载和工业网络已经具备扎实的技术、产品、客户和市场基础，引领网络智能化、网络确定性、网络可编程能力、网络安全性多个新兴技术方向发展。