1.负责模块的逻辑设计、仿真、在线调试
2.负责FPGA的资源及时序的优化
3.负责FPGA的系统联调测试工作
4.领导安排的其他工作    

1.熟悉verilog/VHDL，能独立完成逻辑代码编写、仿真验证、FPGA综合，FPGA板卡调试；
2.具有时序约束编写、时序报告分析相关经验者优先；
3.有PCIE、以太网、Nvme相关IP开发经验者优先
4.具备一定C代码编写能力，有mbs/arm开发经验者优先
5.责任心强，执行力强，具有团队协作意识，抗压能力强。
6.硕士及以上