岗位职责：
1.负责理解晶圆厂 design rule并根据design rule完成设计工作, 协助晶圆厂MASK JDV的确认。
2.负责芯片级顶层布局，整合数字/模拟模块，规划隔离区域、ESD防护电路及IO Pads布局。
3.根据原理图，手动绘制高匹配性模拟电路（如ADC/DAC, PLL, OpAmp等）版图，优化晶体管匹配、对称性及寄生参数。
4.主导DRC/LVS/ERC/ANT（天线效应）检查，修复工艺相关违例（如密度规则、最小间距、天线比）。
5.执行可靠性验证：压降（IR Drop）仿真、电迁移（EM）检查。
6.负责版图相关异常情况的改善及性能提升工作，发现问题、反馈问题，并提出可行性建议。
7.完成上级安排的其他工作。
任职要求：
1.统招硕士及以上学历，电子信息、集成电路等相关专业优先考虑。
2.精通Cadence设计环境(Virtuoso)和验证，如Mentor Calibre。
3.熟练掌握设计规则、设备匹配和隔离技术，有模拟版图实习经验者优先考虑。
4.优秀的学习能力、理解能力、沟通表达能力及团队协作精神。